第(2/3)页

    陆远江教授摘下眼镜，揉了揉脸，带着一丝疲惫的说：“陈总，你来得正好，我们这边遇到点麻烦。”

    陈星走到白板前，目光扫过上面复杂的架构图。

    “说说看。”

    林先动拿起一支激光笔，指着白板上一个被红圈标记出来的核心模块说：

    “问题就出在这里，我们在进行核心的逻辑综合时，发现时序收敛存在严重问题。”

    他切换了一下屏幕，调出一张数据图表。

    “简单来说，就是信号在某些关键路径上的延迟太高，导致整个处理器的时钟频率，根本上不去。”

    “按照我们最初的设计目标，主频至少要达到1GMHZ，才能和市面上的主流芯片竞争，但现在，我们反复验证设计，发现最高只能稳定在550MHZ。”

    “550MHZ！这主频有点太低了。”

    陆远江教授也叹了口气，接过话头：“我们尝试了多种优化方案，调整流水线深度，优化逻辑门电路，甚至把一部分功能模块推倒重来，但效果都不理想。”

    “这颗芯片的架构，我们还是搞的太复杂了，把所有模块都加到里面，对我们的团队而言确实是一个极大的挑战。”

    陈星好奇的再次看向白板，双核能跑到550MhZ，这特么很牛逼了好不好？

    团队才成立多久？

    他们还不满意？

    陈星盯着白板，大脑在飞速运转，似乎有点明白为啥这群工程师会钻牛角尖了。

    他不是专业的芯片设计工程师，对底层电路的理解远不如林先动他们。

    但是，得益于后世的记忆，他对芯片发展的技术路线，对各种架构的优劣取舍，还是有一些超前认知。

    时序收DENLIAN问题，在芯片设计初期是老大难。

    通常的解决方法，无非是插入更多的寄存器来打断长路径，或者用更先进的工艺库来减少门延迟。

    但这些常规手段，以林先动和陆教授的经验，肯定都试过了。

    问题到底出在哪里？
    第(2/3)页